NVIDIAは、自社開発の高性能CPU「Vera」を半導体設計プロセスに本格導入した。NVIDIAの公式ブログによれば、この導入により設計の肝となる検証作業を最大1.5倍高速化し、次世代チップの市場投入期間短縮を目指す。CadenceやSynopsysのEDAツールとの連携も強化されており、設計環境の刷新が進んでいる。
半導体設計の複雑化が極まる中、論理シミュレーションや形式検証といった工程は、これまでCPUの単一コア性能、メモリ帯域、低遅延性能に強く依存し、開発期間のボトルネックとなっていた。NVIDIAは、汎用CPUでは限界があったこの領域に対し、自社製CPU「Vera」を投入した。Veraは、エンジニアリングワークロード特有の計算負荷に最適化された設計により、これらのボトルネックを解消し、設計プロセス全体の効率化を図るものだ。
Veraは、88個のカスタムCPUコアとLPDDR5Xメモリ、次世代のコヒーレント・ファブリックを組み合わせることで、高負荷な設計検証作業に対応する。NVIDIAの発表によれば、Cadence JasperやSynopsys VCSといった主要なEDAツール上でVeraを最適化し、検証作業で最大1.5倍の性能向上を達成した。また、Wccftech等の報道によれば、NVIDIAは次世代CPU「Rosa」と新しい「Rigel」コアのロードマップも示しており、エージェントAIワークロードに特化した性能向上を継続的に追求していく方針である。
NVIDIAが「自社のCPUで次世代のCPUやGPUを設計する」というクローズドなエコシステムを構築している点は注目に値する。この垂直統合戦略は、シリコン設計、ソフトウェア最適化、システムエンジニアリングの間に強力なフィードバックループを生み出す。設計段階で早期にバグを検出し、より多くの設計案を試行できる環境は、開発コストの削減と市場投入の迅速化に直結し、特にAIチップのような高速な進化が求められる分野で競争優位性をもたらすものと見られる。
NVIDIAのこの垂直統合モデルは、同社の圧倒的な開発スピードを支える基盤となる一方で、汎用的なEDA環境や業界全体の標準化とは異なる独自の進化を遂げる可能性を秘めている。この手法が他社製CPUと比較して長期的にどれほどの優位性を維持できるか、また将来的に他社向けEDAツールとの互換性にどのような影響を与えるかは未知数である。AIインフラの覇者であるNVIDIAが、設計ツールという「道具」そのものを再定義し始めたことで、半導体業界の競争軸はチップの性能だけでなく、チップを設計する「設計環境の性能」へとシフトしていくものと見られる。
